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    • 专利摘要:
    一種積體電路裝置、同步模組、電子裝置及相關方法，積體電路裝置包含至少一功能模組，用於接收一參考時脈訊號；閘控元件用於對該參考時脈訊號進行閘控；以及同步模組，包含：觸發器元件，用於接收與該參考時脈訊號異步的一請求，以及響應該請求設置一使能訊號至該至少一功能模組；以及一同步元件，用於接收該使能訊號，以及響應該使能訊號設置如下：設置該閘控元件為非閘控該參考時脈訊號；以及於該參考時脈訊號被非閘控之後，同步化該參考時脈訊號的初始時脈週期。本發明能夠消除可能因異步非閘控而引起的任何小突波，降低功耗和雜訊。
    公开号:TW201308899A
    申请号:TW101128954
    申请日:2012-08-10
    公开日:2013-02-16
    发明作者:David Stephen Ivory
    申请人:Mediatek Singapore Pte Ltd；
    IPC主号:H03K5-00
    专利说明:
    積體電路裝置、同步模組、電子裝置及相關方法
    本發明領域係關於一種積體電路(integrated circuit)裝置、同步模組(synchronisation module)、電子裝置及相關方法。本發明可應用於，但不侷限於應用於一種可同步一異步時脈請求的方法及裝置中。
    在數位電子裝置之技術領域中，一同步電路系一種由一時脈訊號來同步各個部分的數位電路。對於許多數位應用，例如，移動通訊(mobile communications)等領域中的數位應用來說，要求數位電子裝置滿足小功率消耗限制的需求。
    閘控時脈(clock gating)系應用於同步電路中，以用來降低動態功率損耗(dynamic power dissipation)的一種常見的技術。透過於一電路中增加邏輯來減少時脈樹(clock tree)，閘控時脈節省了功率。時脈樹的減少禁用了部分之電路，從而使得儲存單元無需進行狀態切換。當未被開啟時，一儲存單元之切換功率消耗為零，僅會引起洩漏電流(leakage currents)。閘控時脈的另一益處在於，電子裝置內的雜訊亦得到減少。
    一數位電子裝置通常可以包含複數個時脈域(clock domains)，其中，每一時脈域包含一個或複數個同步電路，該些同步電路被同步至至少一共同參考時脈訊號。不同時脈域之間的同步系數位設計中的一普遍需求。然而，當為了維持功率及雜訊至一最小值而使複數個時脈域為非連續時，例如應用閘控時脈技術或類似技術時，在不同時脈域間保持同步將變得困難。舉例來說，異步“喚醒(waking-up)”一閘控制時脈域會於初始時脈週期里引起一小突波(runt pulse)。再舉例來說，該小突波可能包含一部分脈動，該部分脈動能夠在時脈域中觸發狀態切換，但是不足以在不充足的持續期間允許足夠的時間以使訊號完全傳播通過時脈域邏輯。
    在每一時脈域里維持至少一個時脈有效，可以使得在不同時脈域之間的同步操作得以維持，同時亦能避免小突波的出現。舉例來說，可以在每一時脈域中提供一於下遊電路中實作閘控時脈技術的參考時脈，以降低功率及雜訊。然而，由於需要在每一時脈域均維持一參考時脈訊號，這種方法限制了時脈域內的閘控時脈的有效性。
    於時脈供給(clock supply)模塊的來源端實施閘控時脈技術，可以使上述閘控時脈技術及時脈域的功率消耗的益處得到最大化。通常來說，上述時脈供給模塊的來源端閘控需要該時脈源維持連續的邏輯(sequential logic)，以使該時脈供應模塊之同步非閘控能夠響應一異步請求的，從而減緩上述小突波的問題。然而，時脈源(clock source)中的上述連續的邏輯會在靈敏電路中產生不想要的雜訊，以及，若在時脈產生器不產生該連續的邏輯則會於時脈供應模塊的異步非閘控後的第一個週期時產生小突波。
    另一移除小突波之方法包括藉由一控制模組之輸出時脈取樣一請求訊號以產生一請求，以及使用一組正反器(flip-flops)來延遲時脈閘之輸出以移除該小脈動。然而該方法涉及到正反器被非時脈訊號時脈化。由於將非時脈訊號耦接於時脈引腳(clock pins)將違背設計原則，從而將導致一潛在問題，因此若上述來源端系來自解碼邏輯將會導致一技術問題從而被視為一糟糕實作。對於連續異步時脈來說，亞穩態濾波器系一簡單的解決方法，例如，其依序使用一對正反器。上述參考時脈接著透過上述同步控制訊號能被本地閘控。然而，上述方法中由於該發送時脈及該接收時脈必須在同一時刻，因此其需要複數個連續時脈，從而限制了閘控制時脈之有效性。
    從而，極需一種改進裝置及方法以同步化一異步時脈請求。
    有鑑於此，本發明致力於減輕、緩和或消除上述提及的一個或多個缺陷，提供了一種積體電路、同步模組、電子裝置及相關方法。
    一方面，本發明實施例提供一種積體電路，包含至少一功能模組，用於接收至少一參考時脈訊號；至少一閘控元件，用於對該至少一參考時脈訊號進行閘控制運作；以及至少一同步模組，該至少一同步模組包含：至少一觸發器元件，用於為該至少一功能模組接收至少一請求，以及響應接收到的該至少一請求，設置至少一使能訊號至該至少一功能模組，該至少一請求與該至少一功能模組中的至少一參考時脈訊號間係異步關係；以及至少一同步元件，用於接收該至少一使能訊號，以及響應於該至少一使能訊號以作出如下設置：設置該至少一閘控元件為非閘控該至少一參考時脈訊號；以及於該至少一參考時脈訊號被非閘控之後，同步化該至少一功能模組接收到的該參考時脈訊號的一初始時脈週期。
    另一方面，本發明實施例提供一種積體電路，包含：至少一觸發器元件，用於為該至少一功能模組接收至少一請求，以及響應接收到的該至少一請求，設置至少一使能訊號至該至少一功能模組，該至少一請求與該至少一功能模組中的至少一參考時脈訊號間係異步的；以及至少一同步元件，用於接收該至少一使能訊號，以及響應於該至少一使能訊號以作出如下配置：設置該至少一閘控元件為非閘控該至少一參考時脈訊號；以及於該至少一參考時脈訊號被非閘控之後，同步化該至少一功能模組接收到的該參考時脈訊號的一初始時脈週期。
    再一方面，本發明實施例提供一種電子裝置，包含至少一功能模組，用於接收至少一參考時脈訊號；至少一閘控元件，用於對該至少一參考時脈訊號進行閘控制運作；以及至少一同步模組，該至少一同步模組包含：至少一觸發器元件，用於為該至少一功能模組接收至少一請求，以及響應接收到的該至少一請求，設置至少一使能訊號至該至少一功能模組，該至少一請求與該至少一功能模組中的至少一參考時脈訊號間係異步關係；以及至少一同步元件，用於接收該至少一使能訊號，以及響應於該至少一使能訊號以作出如下設置：設置該至少一閘控元件為非閘控該至少一參考時脈訊號；以及於該至少一參考時脈訊號被非閘控之後，同步化該至少一功能模組接收到的該參考時脈訊號的一初始時脈週期。
    又一方面，本發明實施例提供一種同步一異步時脈訊號的方法，該方法包含：為至少一功能模組接收至少一請求，該至少一請求與該至少一功能模組中的至少一參考時脈訊號間係異步的；作為對接收到的該至少一請求的響應，設置至少一使能訊號至該至少一功能模組；以及響應於該至少一使能訊號以作出如下設置：設置該至少一閘控元件為非閘控該至少一參考時脈訊號；以及於該至少一參考時脈訊號被非閘控之後，同步化該至少一功能模組接收到的該參考時脈訊號的一初始時脈週期。
    本發明實施例的積體電路裝置、同步模組、電子裝置及相關方法，能夠同步化一異步時脈請求，並消除可能因異步非閘控而引起的任何小突波，進一步降低功率消耗和雜訊。
    本發明實施例雖依據無線通訊單元進行了描述，但是所屬領域中具有通常知識者需要了解的是，本文所描述的發明概念並不侷限於應用在任何電子裝置中，例如，一多工時脈域中。在大部分應用中，依據本發明實施例的同步模組的應用有效地實現了一種對異步時脈請求進行同步化的方法。該方法包括：於至少一功能模組接收至少一請求，該至少一請求與該至少一功能模組中的至少一參考時脈訊號間係異步的；作為對接收到的至少一請求的響應，為該至少一功能模組設置至少一使能訊號。而作為對設置的至少一使能訊號的響應，該方法還包括：配置至少一閘控元件以非閘控至少一參考時脈訊號；以及同步化該至少一參考時脈訊號的一初始時脈週期。
    在此方式下，以及參見本文後續的更細部的描述，一閘控元件，例如，一簡單的組合邏輯閘或者使能緩衝器，可以配置為非閘控一參考時脈訊號以響應接收到的一請求，以及該參考時脈於非閘控之後的一初始時脈週期可以被同步化，以消除可能因異步非閘控而引起的任何小突波。
    請參照第1圖，第1圖所示係依據本發明一實施例的電子裝置100的簡單方塊示意圖。在本發明實施例中，該電子裝置100可以系包含一天線102的一無線通訊單元(例如，一移動電話)。同樣地，該通訊單元100亦包含了習知的各種射頻組件或電路106，可選地耦接到該天線102，在此不對其作更多描述。該通訊單元100另包含訊號處理邏輯108。該訊號處理邏輯108之一輸出被提供至一合適的使用者介面(UI)110，該使用者介面110包含例如一顯示器、一數位鍵盤、一麥克風、一揚聲器等。
    更完整的說，該訊號處理邏輯108耦接至一記憶體元件116，該記憶體元件116儲存各種運作機制，例如，編碼/解碼功能及類似功能。可以透過多種技術實現該記憶體元件116，例如，一(易揮發性)隨機存取記憶體(Random Access Memory，RAM)、一(非揮發性)唯讀記憶體(Read Only Memory，ROM)、一快閃記憶體或者上述之任意組合，以及其他記憶體技術等。一計時器118通常耦接至該訊號處理邏輯108，用以於通訊單元100內控制其操作時序。
    例如第1圖所述通訊單元100之類的電子裝置通常包含複數個時脈域及同步電路，以及通常要求其滿足小功率消耗限制的需求。閘控時脈系應用於同步電路中，以用來降低動態功率損耗的一種常見的技術。透過於一電路中增加邏輯來減少時脈樹(clock tree)，閘控時脈可以節省功率。時脈樹的減少禁用了部分電路，從而使得儲存單元無需進行狀態切換。當未被開啟時，一儲存單元之切換功率消耗為零，其僅會引起洩漏電流(leakage currents)。閘控時脈的另一益處在於，電子裝置內的雜訊亦得到減少。不同時脈域間的同步化系數位設計中的一普遍需求。然而，當為了維持功率及雜訊至一最小值而使複數個時脈域為非連續時，例如應用閘控時脈技術或類似技術時，在不同時脈域間保持同步將變得困難。
    例如，如第2圖所示，第2圖所示係依據本發明實施例的一時脈域的簡單方塊示意圖。電子裝置100中的時脈域210可以包括一個或多個功能模組220，每一功能模組220用於接收至少一參考時脈訊號(“Ref.Clock”)230。通常，為了使時脈閘控的有效性得到最大化，一時脈閘控元件/閘控邏輯240可以實作為鄰近參考時脈訊號230的來源端(亦即如第2圖中所示的參考時脈源)，以使得該時脈閘控元件/閘控邏輯240遠離時脈域210。為了使得如第2圖所示的時脈域210中的功能模組220與如第1圖所示的電子通訊裝置100內的其他時脈域(未圖示)之間能夠交互，藉由各時脈域之間的通訊以提供一串行介面(串行I/F)250。該串行介面250用於接收與一串行時脈訊號255同步的請求或其他。
    但是，若閘控制該參考時脈訊號230以使得時脈域210有效地處於“休眠”的裝置，則有必要提供一種機制以接收來自另一時脈域的異步請求以“喚醒”該時脈域210。
    現在請參照第3圖，第3圖所示係依據本發明一實施例的同步模組300的簡單方塊示意圖。如第3圖所示，同步模組300組成了時脈域210的大部分電路，且其於一積體電路裝置305中予以實作。該同步模組300包含複數個觸發器元件310(如圖3所示)。每一觸發器元件310用於透過該串行介面(串行I/F)250接收異步請求訊號312至一個或多個功能模組220，以及用於產生至少一使能訊號315至各個功能模組220，以作為對接收到的異步請求訊號312的響應。作為一種簡化的實作方式，第3圖所示的該同步模組300亦可以僅包含一個觸發器元件310以用於各功能模組220。
    該同步模組300更包含一同步元件320，用於接收觸發器元件310輸出的至少一使能訊號315，以及用於響應該至少一使能訊號315以作出如下設置：例如，透過輸出時脈使能訊號325，使得閘控元件240對參考時脈訊號230進行非閘控；以及於該參考時脈訊號230被非閘控之後，同步化該功能模組220接收到的參考時脈訊號初始時脈週期(下述第5圖中將進行更細部的描述)。尤其對於本實施例來說，同步模組300包含一組合邏輯或閘OR 330，用於接收複數個觸發器元件310輸出的使能訊號315，以及用於輸出一指示訊號(時脈請求)至該同步元件320，該指示訊號指示是否該至少一觸發器元件310已經設置使能訊號315。於本實施例中，可以設置為當一使能訊號315的數值為‘1’時，表示該使能訊號315已被‘設置’。在此方式下，若任一使能訊號315已被‘設置’時，該組合邏輯或閘OR 330將輸出數值‘1’，以指示至少一使能訊號315已被設置。但是，需要了解的是，在其他可選的實施例中，一使能訊號315亦可以透過設置其數值為‘0’來表示其已被‘設置’。在此示範例中，該組合邏輯閘330可以透過一個非或閘NOR予以實現，從而使得若任一使能訊號315已被‘設置’時，該組合邏輯非或閘NOR 330將輸出數值‘0’，以指示至少一使能訊號315已被設置。
    在此方式下，透過例如串行介面250接收到的異步請求訊號312能夠‘喚醒’上述參考時脈訊號230，以及作為對這樣的一異步請求訊號的響應，任何可能出現於‘喚醒’後的參考時脈訊號230內的小突波亦將於功能模組220接收到參考時脈訊號230之前，從參考時脈訊號230中得以移除。從而，由於任何可能出現的小突波已透過同步元件320從參考時脈訊號230予以移除，閘控元件240可以實作為參考時脈訊號230的來源端，例如，該閘控元件240可以透過一簡單的組合邏輯元件、一使能緩衝器或者其他的類似元件予以實現。在此方式下，無需使用連續邏輯以實現該閘控時脈，上述閘控時脈技術關於各時脈域210的功率消耗的益處將有效的得以最大化，從而避免了該連續邏輯可能產生的不想要的雜訊。
    因此，如第3圖所示，該閘控元件240可以設置於一鄰近的參考時脈訊號230的產生器元件(未圖示)中。如此一來，該閘控元件240可以配置為在時脈域的上游端，以及在功能模組220的上游端遠程地實作對參考時脈訊號230的閘控制。
    第3圖所示的每一觸發器元件310更用於接收來自各個功能模組220的一‘完成’請求訊號314，以及用於響應接收到的該‘完成’請求訊號314(一釋放訊號)，以對用於各功能模組220的各個使能訊號315進行重設。此外，該同步元件320更用於在使能訊號315未設置的狀況下，設置該閘控元件240以閘控該參考時脈訊號230。在此方式下，每一功能模組220均能夠重設從觸發器元件310輸出的使能訊號315。如此一來，一旦各功能模組220完成了所請求的功能之後，於接收各請求訊號312之後所設置的該使能訊號315將會於得到重設。因此，參考時脈訊號230被非閘控的時間可大致上被限制至僅當至少一功能模組220實作一個所請求的功能的時間，從而時脈域210處於無效狀態的時間可被大致上得以最大化。
    現在請參照第4圖，第4圖所示係依據本發明一實施例的觸發器元件310的簡單方塊示意圖。在此示範例中，該觸發器元件310包括一開鎖元件410，該開鎖元件410包含一第一輸入412以用於接收一請求訊號(‘Req.，)312，一第二輸入414以用於接收一重設訊號424，以及一輸出訊號416以用於輸出一使能訊號315。該開鎖元件410系用於設置及鎖存該使能訊號315，以作為對接收到一請求訊號312的響應，以及用於響應一重設訊號424以重設該使能訊號315，該重設訊號424經由該‘完成’請求訊號314(一釋放訊號)同步而得到。
    尤其對於本實施例來說，該開鎖元件410包含一正反器，該開鎖元件410的第一輸入412包含該正反器之時脈使能輸入，以及該開鎖元件410的第二輸入414包含該正反器之一重設輸入。該開鎖元件410的一資料輸入418用於接收一‘設置’值，於本實施例中，該‘設置’值包括一數值‘1’，同時，該開鎖元件410之一時脈輸入用於接收一時脈訊號，於本實施例中，該時脈訊號包括透過該串行介面250接收的一串行時脈訊號255，請求訊號312透過該串行介面250予以接收。如此一來，該開鎖元件410與該請求時脈域(未圖示)同步，從而與該接收的請求訊號312同步。
    因此，在此方式中，當該重設訊號424被‘設置’(例如，被設置為數值‘1’)時，該開鎖元件410被強制重設其輸出值至一數值‘0’(在本示範例中)，從而重設該使能訊號315至一數值‘0’。反之，當該重設訊號424未被設置，開鎖元件410的輸出維持在一數值‘0’(亦即該使能訊號315維持為未設置狀態)直至接收到一請求訊號312，該接收到的請求訊號312使能該時脈輸入，以及於該串行時脈訊號255的下一個有效邊緣到來時，一數值‘1’輸入至資料輸入418並透過該開鎖元件410進行鎖存，以設置該使能訊號315。該使能訊號315維持其設置狀態直至該開鎖元件410隨後被重設訊號424強制性的重設。
    該觸發器元件310另包含一重設元件430。該重設元件430包含一輸入432以用於從各功能模組220中接收該釋放訊號314，以及一輸出434以用於輸出該重設訊號424至該開鎖元件410。相應的，該重設元件430用於當從各功能模組220接收到一釋放訊號314時，設置該重設訊號424以輸出至該開鎖元件410。
    於本實施例中，該重設元件430包含一第一開鎖元件440，該第一開鎖元件440包含：一第一輸入442用於從各功能模組220中接收該釋放訊號314，一第二輸入444用於接收一清除值(例如，一數值‘0’)，一時脈輸入446用於接收一時脈訊號，該時脈訊號又包含如上述實施例中的該串行時脈訊號255，以及一輸出448用於當該釋放訊號314被有效設置時，響應於一有效時脈邊緣而輸出一‘重設’數值，同時，輸出另外於該第二輸入444接收的該清除值。
    尤其對於本實施例來說，該重設元件430之該第一開鎖元件440包含一正反器，該開鎖元件440的第一輸入442包含該正反器之‘設置’輸入，以及該開鎖元件440的第二輸入444包含一資料輸入用於接收一數值‘0’。因此，在此方式下，一旦各功能模組220設置該釋放訊號314，例如設置為數值‘1’時，該第一開鎖元件440被強制設置其輸出值為一重設數值，例如在一示範例中為數值‘1’。反之，若該釋放訊號314未被設置，在該串行時脈訊號255的下一個有效邊緣到來時，該資料輸入444接收到的數值‘0’(清除值)將會被輸出。
    該重設元件430另可包含一個或多個開鎖元件，順序耦接至該第一開鎖元件440，例如開鎖元件450。以該開鎖元件450為一示範例來予以說明，該些開鎖元件可包含一第一輸入452用於從各功能模組220接收該釋放訊號314，一第二輸入454用於接收一前置開鎖元件輸出的數值(例如，於本實施例中為第一開鎖元件440輸出的數值)，一時脈輸入456用於接收一時脈訊號，該時脈訊號包含串行時脈訊號255，以及一輸出458用於當該釋放訊號314被設置時，作為對一有效時脈邊緣的響應，輸出一‘重設’數值。該多個開鎖元件的最後一級開鎖元件所輸出的重設數值(例如，於本實施例中為該開鎖元件450輸出的數值)包含輸出至該開鎖元件410的重設訊號424。
    尤其對於本實施例來說，該重設元件430之後的該些開鎖元件(例如開鎖元件450)通常包含一正反器，以該開鎖元件450為一示範例來予以說明，該開鎖元件450的第一輸入452包含該正反器之一‘重設’輸入，以及該開鎖元件450的第二輸入454包含一資料輸入用於接收前置(例如第一開鎖元件440)開鎖元件輸出的數值。因此，在此方式下，一旦各功能模組220設置該釋放訊號314，例如設置為數值‘1’時，該些開鎖元件(例如開鎖元件450)將被強制設置其輸出值為一重設數值，例如在一示範例中為一數值‘1’。反之，若該釋放訊號314未被設置，在該串行時脈訊號255的下一個有效邊緣到來時，其前置開鎖元件(開鎖元件440)的輸出值將被輸出。
    透過此方式，一旦各功能模組220設置該釋放訊號314，重設元件430中的每個開鎖元件440及開鎖元件450被強制設置其輸出值至一重設數值，例如在本示範例中為一數值‘1’。相應的，當各功能模組220中的該釋放訊號314被設置時，該重設元件430用於設置該重設訊號424並隨後輸出至該開鎖元件410。但是，當各功能模組220中的該釋放訊號314隨後處於未設置狀態時，該重設元件430用於在輸出至開鎖元件410的重設訊號424的狀態被同步的改變至一未設置狀態之前，在串行時脈訊號255的兩個週期內將重設訊號424維持於一設置狀態(例如，包含一數值‘0’)，其中將重設訊號424維持於一設置狀態的串行時脈訊號255的時脈週期的數目與重設元件430中的開鎖元件(440,450)的數目相等。這樣實作的益處在於，當該釋放訊號314處於未被設置狀態時，該開鎖元件440及開鎖元件450可以將數值‘0’在該重設元件430內延時串行時脈訊號255的兩個週期，從而透過一種安全方式釋放應用於該開鎖元件410之該重設數值。
    如上所述，該觸發器元件310之該開鎖元件410及該重設元件430均於串行介面250與該請求串行時脈訊號255同步，複數個請求訊號312透過該串行介面250予以接收。在此方法中，由於該釋放訊號314被同步至參考域(亦即功能模組220之時脈域210)，在該釋放訊號314被設置後，該重設元件430同步該重設訊號424至該串行時脈訊號255，如此一來，提供給該開鎖元件410的該重設訊號424亦被同步至其接收到的請求訊號312。
    在上述實施例中，該重設元件430更用於接收另一重設訊號Reset_b 460，例如一全局重設訊號，以在電路上電時全局重設整個電路。
    現在請參見第5圖，第5圖所示係依據本發明一實施例的同步元件320的簡單方塊示意圖。第5圖所示的該同步元件320包含一第一輸入502，用於接收一個或多個觸發器元件310輸出的一使能訊號315的至少一指示訊號(‘本地時脈請求訊號’)，例如由如第3圖所示的組合邏輯或閘OR 330所提供的指示訊號。該同步元件320更包含一第二輸入504，用於接收閘控時脈元件240輸出的一(髒)參考時脈訊號(‘髒輸入時脈’)230，以及更包含一第三輸入500，用於接收一同步器重設訊號(‘低位准有效異步重設訊號’)。此外，同步元件320還包含一第一輸出506和一第二輸出508，該第一輸出506用於輸出一配置訊號至該外部閘控時脈元件240，該配置訊號例如可以包含外部時脈使能訊號325，該第二輸出508用於輸出一‘乾淨’時脈訊號(‘乾淨輸出時脈’)，其中任何小突波或者類似訊號均已得以移除。
    於本實施例中，該同步元件320包含一非且閘NAND 510。NAND閘510的一第一輸入可選地耦接至同步元件320的第三輸入500，NAND閘510的一第二輸入可選地耦接至同步元件320的第一輸入502，以及NAND閘510的一輸出可選地耦接至一第一D類型正反器(DFF1)520的一反相重設/清除輸入(‘CLR’)。DFF1 520的一反相設置輸入(‘SET’)可選地耦接至同步元件320的第三輸入500，同時DFF1 520的一資料輸入(‘D’)用於接收一數值‘1’，以及DFF1 520的一時脈輸入可選地耦接至同步元件320的第二輸出508，以接收其輸出的‘乾淨’時脈訊號。
    DFF1 520的一輸出(‘Q’)可選地耦接至一第二D類型正反器(DFF2)525的一反相設置輸入。該DFF2 525的一反相重設/清除輸入(‘CLR’)可選地耦接至同步元件320的第三輸入500，與此同時，DFF2 525的資料輸入用於接收一數值‘0’，以及DFF2 525的一時脈輸入可選地透過一且閘AND 515耦接至同步元件320的第二輸入504。DFF2 525的一輸出可選地耦接至同步元件320的第一輸出506，以用於提供上述外部時脈使能訊號325。DFF2 525的該輸出亦可選地耦接至一第三D類型正反器(DFF3)530的一反相重設/清除輸入(‘CLR’)。DFF3 530的一資料輸入用於接收一數值‘1’，以及DFF3 530的一時脈輸入可選地透過一AND閘515耦接至同步元件320的第二輸入504。DFF3 530的一輸出可選地耦接至一第四D類型正反器(DFF4)535的一反相重設/清除輸入(‘CLR’)。DFF4 535的一資料輸入用於接收一數值‘1’，以及DFF4 535的一時脈輸入可選地透過一AND閘515耦接至同步元件320的第二輸入504。
    AND閘515的一第一輸入可選地耦接至DFF2 525的輸出，以及AND閘515的一第二輸入可選地耦接至同步元件320的第二輸入504，以用於接收上述‘髒’參考時脈訊號230。AND閘515的輸出可選地耦接至DFF2 525、DFF3 530以及DFF4 535的時脈輸入。DFF4 535的一輸出以及AND閘515的輸出亦可選地耦接至一內部閘控時脈元件(時脈閘)540，該內部閘控時脈元件540包含一開鎖元件545以及一AND閘560。具體的，該DFF4 535的輸出可選地耦接至開鎖元件545的一資料輸入(‘D’)，同時AND閘515的輸出可選地耦接至開鎖元件545的反相使能輸入(‘E’)及AND閘560的一第一輸入。開鎖元件545的一輸出(‘Q’)可選地耦接至AND閘560的一第二輸入，以及AND閘560的輸出可選地耦接至同步元件320的輸出508，並用於輸出上述‘乾淨’參考時脈訊號。
    於初始上電時刻，同步元件320被重設，例如透過其第三輸入500提供的一低有效同步器重設訊號被重設，從而同步元件320被重設至一缺省狀態，於該缺省狀態DFF1 520的輸出被設置為‘1’以及DFF2 525的輸出被設置為‘0’。DFF2 525輸出的數值‘0’使得DFF3 530的輸出亦保持為‘0’，而因此與DFF4 535的輸出值相同。
    參照之前的描述，DFF2 525的輸出提供外部時脈使能訊號325至該外部閘控元件240，該閘控元件240於一示範例中可以包含一AND閘。因此，於上述同步元件320被重設後的缺省狀態中，該外部時脈使能訊號325包含一數值‘0’，該數值‘0’使得閘控元件240關閉輸出參考時脈訊號230。將這一點與DFF4 535的輸出被設置為數值‘0’相結合，可以確保內部時脈閘控元件540不輸出時脈訊號，因此無時脈訊號提供至功能模組220或DFF1 520。
    在重設之後，一旦提供至同步元件320的第三輸入500的同步器重設訊號被清零，由於無時脈訊號提供至DFF1 520，DFF1 520的輸出將維持在其缺省狀態，亦即維持為數值‘0’，因此DFF2 525、DFF3 530以及DFF4 535的輸出亦維持在其各自的缺省狀態。但是，當同步元件320的第一輸入502接收到一異步(高位准有效)請求，例如從如第3圖所示的組合邏輯OR閘接收到一異步請求，以指示至少一觸發器元件310已設置其各自的使能訊號315時，DFF1 520的反相重設/清除輸入(‘CLR’)被拉至低位准，從而導致DFF2 525的輸出被重設為數值‘0’。需要注意的是，對於異步請求訊號來說，其唯一需要滿足的時序需求係僅需要一充足的脈衝寬度以滿足DFF1 520的最低重設脈衝的限制需求。
    現在數值‘0’已被DFF1 520輸出而導致DFF2 525的輸出被設置至數值‘1’，該數值‘1’接著被輸出至外部時脈閘控元件240，從而控制該外部時脈閘控元件240使能一‘髒’參考時脈訊號230。與此同時，DFF2 525的輸出值‘1’對DFF3 530進行重設。系統需要充足的延遲時間以確保DFF3 530的恢復時間，此處的正反器的恢復時間係指其重設狀態必須在下一有效時脈邊緣到達之前保持穩定。這樣的一延遲可以於綜合處理過程中予以實作，這裡的‘綜合’處理過程係指轉換一硬體描述語言設計至實際的邏輯閘，以最終製造於矽晶片上。只要DFF2 525的輸出值維持為數值‘1’的高位准，外部時脈閘控元件240便可以配置為對參考時脈訊號230進行非閘運作。
    由於與時序無關，參考時脈訊號230會於其週期的任意一時間點被預先閘控設置。相應的，作為對一異步請求訊號312的響應，參考時脈訊號230的非閘控表示參考時脈訊號230的第一個週期可以係任何的極性或者大小。此時，DFF4 535仍然被DFF3 530維持為重設狀態，但是於輸入時脈的第一個下降邊緣，DFF3 530被設置為數值‘1’。
    儘管一在正反器DFF2 525的輸出被設置為數值‘1’時，DFF3 530大致上會立即被重設，從而幾乎在同一時間，該參考時脈訊號230會被非閘控設置，但是DFF3 530的輸出值仍然會維持在數值‘0’直至非閘控的參考時脈訊號230的第一個有效邊緣來到。一旦DFF3 530輸出提供至DFF3 530的資料輸入的數值‘1’時，DFF4 535被重設。隨後，當參考時脈訊號230的下一個有效邊緣到達時，提供至DFF4 535的資料輸入的數值‘1’被DFF4 535輸出，從而提供一數值‘1’至內部時脈閘控元件540的開鎖元件545。該開鎖元件545接著於參考時脈訊號230的下一個有效邊緣輸出數值‘1’，同時參考時脈訊號230在AND閘560得到同步的非閘控制。在此方式下，參考時脈訊號230於AND閘560的同步非閘控將移除掉因響應於一異步請求315而使該參考時脈訊號230被一外部時脈閘控元件240非閘控制從而可能引起的任何小突波。因此，可以提供一‘乾淨’的參考時脈訊號至功能模組220。
    除了一‘乾淨’的參考時脈訊號會被提供至功能模組220之外，該‘乾淨’的參考時脈亦被提供至DFF1 520的時脈輸入。相應的，一旦同步器元件320的第一輸入502接收的異步請求被清除設置時，DFF1 520被重設。因此，當參考時脈訊號的下一有效邊緣到達時，提供至DFF1 520的資料輸入的數值‘1’接著被DFF1 520輸出，從而使得DFF2 525被設置。因此，於參考時脈訊號的下一有效邊緣到達時，提供至DFF2 525的資料輸入的數值‘0’接著被DFF2 525輸出，使得該外部時脈閘控元件240再次對參考時脈訊號進行閘控制。此外，DFF2 525輸出的數值‘0’再次使得DFF3 530被重設，從而再次重設DFF4 535，以使內部閘控元件540亦選通該參考時脈訊號。如此一來，該同步器元件320將重新回到其缺省狀態。
    上述設計的益處在於，該同步模組300能夠使時脈域210的參考時脈訊號及與接收到的異步請求(例如串行時脈訊號255)一致的時脈訊號包含不相關的相位和頻率，且兩者均係非連續的，從而使得功率消耗和雜訊的降低得以改善。此外，透過使能該同步模組300去對各觸發器元件310輸出的時脈使能訊號進行重設，對參考時脈訊號的閘控制可以大致上得到最大化，從而進一步降低了功率消耗和雜訊。
    此外，上述同步模組300亦透過應用一簡單的AND閘元件或者相似元件使得對設置於其鄰近來源端的參考時脈訊號的遠程閘控得以實現，從而亦使得在無需忍受連續邏輯引起的雜訊的前提下，上述時脈閘控的功率得以最大化。
    此外，上述同步模組300所提供的低功率消耗以及低雜訊的特性還特別有利於高靈敏度及具有功率限制的電路，例如射頻電路或者類似電路。
    現在請參見第6圖及第7圖，第6圖及第7圖所示分別係依據本發明實施例的同步一異步時脈請求的方法的簡單流程示意圖600,700。方法600開始於步驟610，接收一個異步時脈請求。接著，於步驟620，作為對接收到該異步時脈請求的響應，一時脈使能訊號被設置及鎖存。接著於步驟630中，響應於該被設置的時脈使能訊號，一參考時脈訊號被設置為非閘控制。非閘控制該時脈參考訊號之後，於步驟640，提供給功能模組的時脈參考訊號之一初始時脈週期接著被同步。該方法600結束於步驟650。
    方法700開始於步驟710，一重設訊號，例如來自一功能模組的重設訊號予以接收。接著，於步驟720，一重設訊號被設置以及於N個時脈週期得以維持。於步驟730中，一時脈使能訊號得以重設以作為對該重設訊號被設置的響應。接著於步驟740中，配置該參考時脈訊號為非閘控制，以作為對該時脈使能被設置的響應。最後，該方法700於步驟750結束。
    雖然出於描述清楚的目的考慮，本發明實施例透過上述功能單元及處理器被描述如上，但是需要了解的是，任何適合本發明的不同功能單元之間的不同分配形式，例如觸發器元件同步元件的不同分配形式亦可應用於本發明實施例中，而不違背本發明的精神。
    本發明實施例可以透過包含硬體、軟體、固體或其他組合等任何合適的形式予以實作。此外，本發明還可以至少部分地透過在一個或多個資料處理器和/或數位訊號處理器中運行的計算機軟體，或者可配置的模塊元件，例如場可編程閘陣列(FPGA)設備予以實作。但是，本發明實施例中所涉及的元件或組件可以透過任何適當的形式從功能及邏輯上予以實作。該功能可以實作於一個單獨的單元，多個單元或者部分實作於其他的功能單元。
    雖然透過一些實施例對本發明進行描述，但是這並意味著此係對本發明的具體實作形式的限制。本發明的保護範圍僅透過附隨的申請專利範圍予以限制。此外，雖然可能在一實施例中僅描述本發明的一個特性，但是所屬領域中具有通常知識者應該瞭解，各個所述實施例的各不同特性可以依據本發明得以結合。在請求項中，「包含」一詞應解釋成「包含但不限定於」，其並不排除沒有列入至申請專利範圍的其他元件或者步驟。
    此外，雖然本發明中的方法、元件以及步驟均被單獨地列出，但是該多種方法、多個元件或者多個方法步驟均可以透過例如一個單元或者一個處理器予以實作。此外，雖然在不同的請求項中保護了本發明的不同特性，但是這些特性亦可以進行組合，不同的請求項的單獨保護並不代表特性之間的組合是不可行和/或不好的。同時，請求項所描述包含的特性並非對專利申請範圍的保護範疇的限定，該請求項所限定的特性在適當的情形下亦可以應用於其他的請求項中。
    此外，各請求項的排列順序也並非暗示本發明的各特徵必須按照該特定的順序予以執行，尤其是並非暗示本發明所保護的方法中的步驟必須按照請求項中特定的順序予以運行。相反地，各個步驟亦可以透過其他適合的步驟運行。此外，本文中的唯一並不排除複數的情形，以及「一個」、「第一」、「第二」等詞也並不排除複數的情形。
    雖然本發明已以具體實施例揭露如上，然其僅為了易於說明本發明之技術內容，而並非將本發明狹義地限定於該實施例，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    100‧‧‧電子裝置
    102‧‧‧天線
    106‧‧‧射頻組件或電路
    108‧‧‧訊號處理邏輯
    110‧‧‧使用者介面(UI)
    116‧‧‧記憶體元件
    118‧‧‧計時器
    210‧‧‧時脈域
    220‧‧‧功能模組
    230‧‧‧參考時脈訊號
    240‧‧‧時脈閘控元件/閘控邏輯
    250‧‧‧串行介面(串行I/F)
    255‧‧‧串行時脈訊號
    300‧‧‧同步模組
    305‧‧‧積體電路裝置
    310‧‧‧觸發器元件
    312‧‧‧異步請求訊號
    314‧‧‧‘完成’請求訊號(釋放訊號)
    315‧‧‧使能訊號
    320‧‧‧同步元件
    325‧‧‧時脈使能訊號
    330‧‧‧組合邏輯或閘OR
    410、450、545‧‧‧開鎖元件
    412、442、452、502‧‧‧第一輸入
    414、444、454、504‧‧‧第二輸入
    416‧‧‧輸出訊號
    418‧‧‧資料輸入
    424‧‧‧重設訊號
    430‧‧‧重設元件
    432‧‧‧輸入
    434、448、458‧‧‧輸出
    440‧‧‧第一開鎖元件
    446、456‧‧‧時脈輸入
    460‧‧‧重設訊號
    500‧‧‧第三輸入
    506‧‧‧第一輸出
    508‧‧‧第二輸出
    510‧‧‧NAND閘
    515、560‧‧‧AND閘
    520、525、530、535‧‧‧D類型正反器
    540‧‧‧內部閘控時脈元件(時脈閘)
    600、700‧‧‧流程示意圖
    610、620、630、640、650、710、720、730、740、750‧‧‧步驟
    第1圖所示係依據本發明一實施例的電子裝置100的簡單方塊示意圖。
    第2圖所示係依據本發明實施例的一時脈域的簡單方塊示意圖。
    第3圖所示係依據本發明一實施例的同步模組300的簡單方塊示意圖。
    第4圖所示係依據本發明一實施例的觸發器元件310的簡單方塊示意圖。
    第5圖所示係依據本發明一實施例的同步元件320的簡單方塊示意圖。
    第6圖所示係依據本發明一實施例的同步一異步時脈請求的方法的簡單流程示意圖600,700。
    第7圖所示係依據本發明另一實施例的同步一異步時脈請求的方法的簡單流程示意圖700。
    210‧‧‧時脈域
    220‧‧‧功能模組
    230‧‧‧參考時脈訊號
    240‧‧‧時脈閘控元件/閘控邏輯
    250‧‧‧串行介面(串行I/F)
    255‧‧‧串行時脈訊號
    300‧‧‧同步模組
    305‧‧‧積體電路裝置
    310‧‧‧觸發器元件
    312‧‧‧異步請求訊號
    314‧‧‧‘完成’請求訊號(釋放訊號)
    315‧‧‧使能訊號
    320‧‧‧同步元件
    325‧‧‧時脈使能訊號
    330‧‧‧組合邏輯或閘OR
    权利要求:
    Claims (17)
    [1] 一種積體電路裝置，包含：至少一功能模組，用於接收至少一參考時脈訊號；至少一閘控元件，用於對該至少一參考時脈訊號進行閘控制運作；以及至少一同步模組，該至少一同步模組包含：至少一觸發器元件，用於為該至少一功能模組接收至少一請求，以及響應接收到的該至少一請求，設置至少一使能訊號至該至少一功能模組，該至少一請求與該至少一功能模組中的至少一參考時脈訊號間係異步關係；以及至少一同步元件，用於接收該至少一使能訊號，以及響應於該至少一使能訊號以作出如下設置：設置該至少一閘控元件為非閘控該至少一參考時脈訊號；以及於該至少一參考時脈訊號被非閘控之後，同步化該至少一功能模組接收到的該參考時脈訊號的一初始時脈週期。
    [2] 如申請專利範圍第1項所述之積體電路裝置，其中該至少一觸發器元件更用以從該至少一功能模組接收至少一釋放訊號，以及用以響應該至少一釋放訊號，重設該至少一使能訊號至該至少一功能模組。
    [3] 如申請專利範圍第1項所述之積體電路裝置，其中該至少一同步元件更用以當該至少一使能訊號未被設置時，設置該至少一閘控元件為閘控該至少一參考時脈訊號。
    [4] 如申請專利範圍第2項所述之積體電路裝置，其中該觸發器元件包含一開鎖元件，該開鎖元件包含：一第一輸入，用於接收該至少一請求；一第二輸入，用於接收一重設訊號；以及一輸出，用於輸出該至少一使能訊號。
    [5] 如申請專利範圍第4項所述之積體電路裝置，其中該開鎖元件用以設置及鎖存該至少一使能訊號，以作為對接收到該至少一請求訊號的響應，以及用以響應接收到該至少一重設訊號以重設該至少一使能訊號。
    [6] 如申請專利範圍第4項所述之積體電路裝置，其中該開鎖元件包含：一時脈使能輸入，用以接收該至少一請求；一重設輸入，用以接收該重設訊號；一資料輸入，用以接收一設置值；一時脈輸入，用以接收一時脈訊號；以及一輸出，用以根據接收到的上述輸入訊號以設置或者重設該至少一使能訊號。
    [7] 如申請專利範圍第2項所述之積體電路裝置，其中該觸發器元件更包含一重設元件，該重設元件包含：一輸入，用以從該至少一功能模組接收該至少一釋放訊號；以及一輸出，用以輸出該重設訊號；其中該重設元件用以當從該至少一功能模組接收到至少一釋放訊號時，輸出一同步的重設訊號至該開鎖元件。
    [8] 如申請專利範圍第7項所述之積體電路裝置，其中該重設元件包含至少一第一開鎖元件，該至少一第一開鎖元件包含：一第一輸入，用以從該至少一功能模組接收該至少一釋放訊號；一第二輸入，用以接收一清除值；一時脈輸入，用以接收一時脈訊號；以及一輸出，用以於接收到該釋放訊號時，響應一有效時脈邊緣，輸出一具有重設值的重設訊號，以及於接收到該清除值時，輸出一清除值。
    [9] 如申請專利範圍第8項所述之積體電路裝置，其中該重設元件更包含至少一第二開鎖元件，順序耦接於該至少一第一開鎖元件，該至少一第二開鎖元件包含：一第一輸入，用以從該至少一功能模組接收該至少一釋放訊號；一第二輸入，用以接收前置開鎖元件的輸出訊號；一時脈輸入，用以接收一時脈訊號；以及一輸出，用以於當接收到該釋放訊號時，響應一有效時脈邊緣，輸出一具有重設值的重設訊號，否則輸出該前置開鎖元件的輸出值；其中該至少一第二開鎖元件之中的最後一級輸出的重設訊號包含輸出至該開鎖元件的重設訊號。
    [10] 如申請專利範圍第1項所述之積體電路裝置，其中該至少一同步元件更用以接收透過該至少一觸發器元件設置的該至少一使能訊號的至少一指示訊號，以及響應於該至少一指示訊號作出如下配置：配置該至少一閘控元件為非閘控該至少一參考時脈訊號；以及於該至少一參考時脈訊號被非閘控之後，同步化該至少一功能模組接收到的該參考時脈訊號的一初始時脈週期；以及該至少一同步模組包含一組合邏輯閘，用於接收該至少一觸發器元件輸出的該使能訊號，以輸出該至少一指示訊號至該至少一同步元件中，該指示訊號指示該至少一觸發器元件是否已設置該使能訊號。
    [11] 如申請專利範圍第1項所述之積體電路裝置，其中該至少一閘控元件用以於該至少一功能模組的上游遠程地對該至少一參考時脈訊號進行閘控運作。
    [12] 如申請專利範圍第11項所述之積體電路裝置，其中該至少一閘控元件設置於鄰近一產生器元件，該產生器元件用於產生該至少一參考時脈訊號。
    [13] 如申請專利範圍第1項所述之積體電路裝置，其中該至少一閘控元件包含一組合邏輯閘以及一使能緩衝器中的至少一者。
    [14] 如申請專利範圍第1項所述之積體電路裝置，其中該同步元件包含：一第一輸入，用以接收該至少一使能訊號的至少一指示訊號，該至少一指示訊號透過至少一觸發器元件輸出；一第二輸入，用以接收該至少一閘控元件輸出的該至少一參考時脈訊號；一第一輸出，用以輸出至少一設置訊號至該至少一閘控元件；以及一第二輸出，用以輸出一乾淨時脈參考訊號。
    [15] 一種同步模組，包含：至少一觸發器元件，用於為該至少一功能模組接收至少一請求，以及響應接收到的該至少一請求，設置至少一使能訊號至該至少一功能模組，該至少一請求與該至少一功能模組中的至少一參考時脈訊號間係異步的；以及至少一同步元件，用於接收該至少一使能訊號，以及響應於該至少一使能訊號以作出如下配置：設置該至少一閘控元件為非閘控該至少一參考時脈訊號；以及於該至少一參考時脈訊號被非閘控之後，同步化該至少一功能模組接收到的該參考時脈訊號的一初始時脈週期。
    [16] 一種電子裝置，包含：如申請專利範圍第1-14任一項所述之積體電路裝置。
    [17] 一種同步一異步時脈訊號的方法，該方法包含：為至少一功能模組接收至少一請求，該至少一請求與該至少一功能模組中的至少一參考時脈訊號間係異步的；作為對接收到的該至少一請求的響應，設置至少一使能訊號至該至少一功能模組；以及響應於該至少一使能訊號以作出如下設置：設置該至少一閘控元件為非閘控該至少一參考時脈訊號；以及於該至少一參考時脈訊號被非閘控之後，同步化該至少一功能模組接收到的該參考時脈訊號的一初始時脈週期。
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    法律状态:
    2017-03-11| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    US201161523810P| true| 2011-08-15|2011-08-15||
    US13/541,758|US8415981B2|2011-08-15|2012-07-04|Integrated circuit device, synchronisation module, electronic device and method therefor|
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